（原标题：台积电3D封装，向3μm迈进！）

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台积电的 3D 堆叠系统级集成芯片 (SoIC) 先进封装技艺将快速发展。在该公司最近的技艺研究会上，台积电详尽了一份道路图，到 2027 年，该技艺将从面前的 9μm 凸块间距一齐收缩到 3μm 间距，将 A16 和 N2 芯片组合堆叠在沿途。

台积电领有多项先进封装技艺，包括 2.5D CoWoS 和 2.5D/3D InFO。也许最兴趣（亦然最复杂）的纪律是他们的 3D 堆叠集成芯片系统 (SoIC) 技艺，这是台积电对搀杂晶圆键合的竣事。搀杂键合允许将两个先进的逻辑器件告成堆叠在沿途，从而竣事两个芯片之间的超密集（和超短）衔接，主要针对高性能部件。面前，SoIC-X（无凸块）用于特定应用，举例 AMD 的 CPU 3D V 缓存技艺，以及他们的 Instinct MI300 系列 AI 家具。天然继承率正在增长，但现时这一代技艺受到芯片尺寸和互连间距的收尾。

但要是一切按照台积电的预备进行，这些收尾展望很快就会消散。SoIC-X 技艺将快速发展，到 2027 年，将有可能拼装一个芯片，将台积电顶端 A16（1.6 纳米级）上制造的掩模版大小的顶部芯片与使用台积电 N2（2 纳米级）坐褥的底部芯片配对。这些芯片将法度使用 3μm 键合间距硅通孔 (TSV) 衔接，密度是现在 9μm 间距的三倍。如斯小的互连将允许总体上更大的衔接数目，从而大大种植拼装芯片的带宽密度（从而种植性能）。

立异的搀杂键合技艺旨在让台积电的大型 HPC 客户（AMD、博通、英特尔、NVIDIA 等）不详为条目残忍的应用构建大型、超密集的阐述式惩处器假想，在这些应用中，芯片之间的距离至关蹙迫，杠杆比例所用的总面积也很蹙迫。同期，关于只细心肠能的应用，不错将多个 SoIC-X 封装摈弃在 CoWoS 中介层上，以更低功耗取得更高的性能。

除了针对需要极高性能的开拓开拓无凸块 SoIC-X 封装技艺外，台积电还将在不久的异日推出凸块 SoIC-P 封装工艺。SoIC-P 专为更低廉的低性能应用而假想，这些应用仍需要 3D 堆叠，但不需要无凸块铜对铜 TSV 衔接带来的突出性能和复杂性。这种封装技艺将使更闲居的公司不详诈骗 SoIC，天然台积电不行代表其客户的预备，但更低廉的技艺版块可能会使其适用于更细心资本的挥霍者应用。

把柄台积电面前的预备，到 2025 年，该公司将提供正濒临后头 (F2B) 凸块 SoIC-P 技艺，该技艺不详将 0.2 光罩大小的 N3（3 纳米级）顶部芯片与 N4（4 纳米级）底部芯片配对，并使用 25μm 间距微凸块 (μbump) 进行衔接。2027 年，台积电将推出正濒临后头 (F2F) 凸块 SoIC-P 技艺，该技艺不详将 N2 顶部芯片摈弃在间距为 16μm 的 N3 底部芯片上。

为了让 SoIC 在芯片开拓商中更受接待、更容易取得，还有好多责任要作念，包括无间立异其芯片到芯片接口。但台积电似乎对行业继承 SoIC 相当乐不雅，展望到 2026 年至 2027 年将发布约 30 种 SoIC 假想。

https://www.anandtech.com/show/21414/tsmcs-3d-stacked-soic-packaging-making-quick-progress-3um-pitch-in-2027

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